工作地点可选择深圳/东莞
1、高速数据接口FPGA开发；
2、时钟/触发信号相关功能FPGA开发；
3、数字信号处理相关功能FPGA开发；
岗位要求：
1、熟练使用ISE、Quartus、Modelsim或VCS；
2、精通VerilogHDL语言和时序约束、时序分析、时序优化方法，
3、熟悉FPGA系统构架或图像算法处理、开发流程和仿真技术，具有独立的FPGA编码、仿真、调试能力，熟悉Altera或Xilinx公司开发软件；
5、熟悉FPGA高速接口设计、时序约束和分析；
6、熟悉数字信号处理
7、信号处理、通信或电子、计算机等相关专业；
8、能够独立完成子系统的功能定义、接口定义、详细设计、代码编写、仿真和硬件调试；
9、具有高速总线及数字信号处理相关工作经验者优先；
10、有2年工作以上经验的本科及以上学历；
11、有大规模FPGA应用开发经验者优先；
12、有JTAG、LVDS、IIC、SPI、PXI、LXI 等接口开发经验者优先。